香港新聞網5月26日電  當摩爾定律逼近物理與經濟雙重極限之際，華為在ISCAS 2026正式發佈全新半導體演進方向“韜（τ）定律”，將發展邏輯從“幾何空間縮微”轉向“時間縮微”，首款全技術麒麟芯片將於今年秋季面世。這一打破“唯制程論”的新路徑，引發全球半導體行業對後摩爾時代發展方向的激烈爭論。

從“摩爾定律”到“韜（τ）”定律

5月25日，2026國際電路與系統研討會在上海舉行，華為公司董事、半導體業務部總裁何庭波在會上發表了《半導體新路徑探索與實踐》的主旨演講，正式發表“韜（τ）定律”。這是中國在全球半導體領域首次提出指導產業發展的新原則。

韜定律提出以“時間（τ）縮微”替代“幾何縮微”作為半導體與電子系統演進的新指導原則——通過邏輯摺叠等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。

同一天，何庭波在中國科學院科技論文預發佈平台上發表署名論文《多層電子系統的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》，該論文對“韜定律”進行了詳細的解釋和說明。

當指導全球半導體產業發展“摩爾定律”逐漸失效後，在先進光刻技術獲取受限且不太經濟的大背景下，華為提出了“韜（τ）”定律，作為接下來指導半導體行業發展的新規則，引發全球關注。

未來芯片不再依賴幾何尺寸的縮小

在半導體行業的大部分歷史中，其主要任務只有一個：縮小晶體管的尺寸。戈登·摩爾（Gordon Moore）於1965年觀察到晶體管密度大約每兩年翻一番，十年後，羅伯特·丹納德（Robert Dennard）的縮放理論對此進行了補充。該理論指出，電壓和尺寸的成比例縮小可以保持電場強度恒定。幾何縮放和丹納德縮放共同作用，在近五十年的時間里，實現了每瓦性能和每美元性能的指數級提升。

摩爾定律既是一項經驗觀察，也幫助建立了一個行業契約，整個計算體系都建立在這個契約之上。

何庭波在論文中明確指出，摩爾定律這個行業契約如今已不再適用。在7納米節點之後，幾何級數縮放不再像過去那樣帶來顯著效益。2納米節點的尖端芯片設計預算超過了10億美元。

何庭波在論文中指出，摩爾定律本質上并非幾何形狀，而是對最終用戶影響最大的技術。更小的晶體管之所以能提升系統性能，是因為它們切換速度更快。更密集的互連線之所以能提升性能，是因為信號傳輸距離更短。更高的集成度之所以能提升性能，是因為數據跨越的邊界更少。每一代技術帶來的本質上都是時間的縮短——器件層面從皮秒到納秒，芯片層面從納秒到微秒，系統層面從微秒到秒。空間縮放僅僅是壓縮時間的工具。

因此，時間本身應該被用作主要衡量標準。在堆棧的每一層——晶體管、電路、芯片和系統——都可以定義一個特征時間常數τ，并將其縮減作為統一優化目標。幾何縮微由此成為縮減τ的眾多技術手段之一，而不再是唯一的手段。

奧爾布賴特石橋集團（ASG）合夥人、副總裁兼中國科技政策負責人保羅·特里奧洛解讀“韜定律”時表示，華為的思路是直截了當的，未來半導體發展的進步，不再主要依賴幾何尺寸的縮小，而是通過在器件、電路、芯片、系統等各個層面，壓縮有效常數τ來實現。在器件層面，這種機制降低電阻和電容。在電路層，這意味著通過三維“邏輯摺叠”架構來縮短導線和信號路徑。在芯片層，它意味著軟硬件架構與矽片協同設計。在系統層，它意味著減少通過統一的內存語義和緊密集成的SuperPod，實現互聯延遲的優化。

華為說，最終的答案就是邏輯摺叠（LogicFolding）。邏輯摺叠是一種設計方法，它將數字電路、模擬電路和存儲電路劃分到垂直堆叠的有源層中，遵循時間縮放原則，從而在性能、功耗和麵積之間實現協同優化。

基於該定律下華為的量產實踐

華為不僅是發表“韜（τ）”定律本身，還帶來了多款芯片的實證。基於該定律，從2020年5月到2026年5月，華為半導體設計并量產了381款芯片，服務於移動、人工智能、汽車、工業和基礎設施市場。在這些產品組合中，τ縮微理論得到了驗證。

今年秋季，華為將發佈新的麒麟手機芯片，完整採用邏輯摺叠技術，大幅提升相關性能。何庭波在會上說，“麒麟2026”手機芯片是邏輯摺叠技術的首次成功實施。它基於全新的自由邏輯設計理念，由單層擴展至了雙層，并實現晶體管密度等指標的大幅提升。“我們取得了一系列僅靠先進制程工藝難以取得的進步。”何庭波說，諸如此類的大量創新，會逐步落地到2027年及之後的量產芯片中。

華為認為，未來十年電子系統的發展方向不應是幾何縮放，而應是時間縮放——即系統性地降低堆叠每一層中單一特征時間常數τ，從皮秒級晶體管開關到秒級數據中心工作負載響應。

何庭波說，2026到2035年，隨著大量探索性的技術逐步產品化，晶體管的密度將持續提升，工作頻率將持續增長，將持續推出性能卓越的手機芯片。“我們的解決方案走得通，走得遠。我們新芯片的性能完全可以持續對標另外一條路徑。”

針對半導體行業未來的發展，何庭波表示：“未來一定屬於開放合作。在‘韜定律’的路徑下，我們期待與全球科學家、工程師和產業夥伴緊密合作，共同推動半導體與電子產業持續發展。”

這對中國半導體產業鏈都是極大提振。25日當天，中國半導體製造產業鏈相關股價大幅上漲，中芯國際（688981.SH）接近漲停，華虹公司（688347）20%漲停，半導體設備股拓荊科技（688072.SH）、盛美上海（688082.SH）均大幅上漲。

國產芯片能換道超車嗎？

在全球半導體的競爭中，中國半導體產業由於先進光刻技術受限，承受的挑戰和壓力最大。但華為提出的韜定律以及多款芯片實證，為中國半導體乃至於全球半導體產業後摩爾時代的持續演進找到了一條新方向。

不過，特里奧洛認為，這在技術上并非完全新穎。半導體行業多年來一直在朝這個方向發展，比如英偉達現在的優勢不僅在於晶體管密度，更在於系統級集成。AMD也在追求小芯片堆叠和先進封裝技術。蘋果M系列的成功，很多程度上也歸功於內存的本地化以及硬件與軟件的垂直集成。“華為的做法是將這些趨勢加以提煉，并將其提升為全面的後摩爾定律時代的解決方案。”

根據論文，在移動 SoC上，邏輯摺叠（LogicFolding）在固定器件節點（即制程工藝不變）下，實現了55%的晶體管密度階躍式提升，以及41%的能效增益。論文預計，到2031年，在器件和電路層面，晶體管密度將從155 MT/mm²（百萬晶體管/平方毫米）提升到400+ MT/mm²。

華為官方新聞稿中則寫道，到2031年，基於韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。儘管華為并未提供獨立性能數據，但這一目標仍具重要意義，因為預計到本世紀末，1.4納米制程將接近全球先進晶片製造的最前沿。

彭博社報道稱，如果華為能大規模生產採用1.4納米制程的晶片，意味著它將打破業界普遍共識，即荷蘭光刻機巨頭阿斯麥（ASML）的先進極紫外（EUV）光刻機，是量產5納米及更先進晶片所必需的設備。這類晶片被用於驅動最先進的人工智能技術。（完）